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Intel x86 省电小核心处理器 Tremont 微架构

2020-05-21 21:29

如果大家没有忘记的话,Intel x86 处理器微架构目前分成大核心、小核心 2 条路线,大核心也就是你我所熟知的 Core、Xeon,小核心则从 Atom 产品线开始发迹,目前延伸至部份 Celeron、Pentium。Intel 近日正式公布小核心新世代微架构 Tremont,採用 10nm 製程填入更多电晶体。

目前 AMD 与 Intel 2 家 x86 处理器大战打得正火热,玩家的目光都摆在下礼拜 Core i9-9900KS,以及 11 月即将推出 Ryzen 9 3950X 以及第三代 Ryzen Threadripper,但在 Coffee Lake、Zen 2 这类大核心微架构相互争战之际,也别忘了 Intel 还有个小核心微架构产品线,从一开始的 Atom 发迹,到现在部分 Celeron 与 Pentium 处理器,很多颗核心包在一起甚至能够组成 Xeon。

Intel 近日正式公布新一代小核心微架构 Tremont 相关资讯,製程由前一代 Goldmont Plus 14nm 进化成 10nm,首波产品将是代号 Lakefield SoC 处理器,内含 1 个大核心 Sunny Cove 与 4 个小核心 Tremont。由于 Sunny Cove 微架构已于日前 Intel 架构日公布诸多细节,如今也轮到 Tremont 揭开面纱。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Tremont 微架构锁定在提升单执行绪效能。

综观 Tremont 微架构,能够以「更宽」这类字眼形容,无论是前端解码、后端执行单元、记忆体阶层均有一定的横向发展,Intel 甚至替 Tremont 分支预测部分标注「Core class」字眼,而整体开发方向则是锁定提升单执行绪效能。另外考量到 Tremont 整合进入 5G 网路交换机等市场,因此也要提升单位面积效能,小核心 x86 微架构的初衷--每瓦效能进步幅度也在考量之内。

「Core class」分支预测部分,以更多 target array 以及更久的历史资料提升预测正确性,精準度已接近大核心微架构。L1 指令快取容量维持 32KB、8-way 不变,cache line 为 64B,该快取单一时脉週期可传输 32Byte,并支援 8 个 outstanding miss。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Intel 替 Tremont 微架构分支预测取了「Core class」,表示準确性已接近大核心微架构。

指令解码区块是个有趣的地方,按照更宽的设计逻辑,Tremont 单一时脉週期最高可同步解码 6 条 x86 指令,但是内部设计方式却以複製、贴上另外 1 个解码器丛集的方式达成,从而避免较宽的解码器运作能源效率不彰。此外,在要求更低功耗的场合,其中 1 组解码器丛集也能够关闭,回到前一世代 Goldmont Plus 的 3-way。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Tremont 微架构前端採用 2 个 3-way 解码丛集,单一时脉週期最高同步解码 6 条 x86 指令,又无需微指令快取提升能源效率,在极为讲究功耗的应用,也能够方便关闭其中 1 个解码丛集。

Tremont 微架构执行单元并非採用大核心整数、浮点数/向量合併的方式,而是延续前代 Goldmont Plus 相互分离的设计方式,但内部路径埠数量更多更宽。整数部分合计有 7 个埠,每个埠前端都设有 1 个保留站(2 个 AGU 共用 1 个保留站),浮点数为 3 个埠,2 个 ALU 共用 1 个保留站。前端解码成微指令之后,每时脉週期可以有 4 个微指令进入重排序缓冲区,每时脉周期也能够引退 4 个微指令,而该重排序缓冲区共可容纳 208 个条目。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Tremont 微架构重排序缓冲区容量增加,执行单元也拥有更多埠加强平行处理能力。

浮点/向量处理单元为 2 个 ALU 加上 1 个 store data,其中 1 个 ALU 支援加法运算,另外 1 个支援乘法与除法运算,但 2 者均支援 128bit AES,负责乘法与除法的 ALU 也支援单指令 SHA256,更增加了 GFNI(Galois Field New Instruction)指令集支援性(非 AVX 系列、而是以 SSE 延伸指令集方式支援)。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Tremont 微架构浮点/向量部分并不支援 AVX 系列指令集,但仍具备双 128bit AES 单元和 SHA256,并以 SSE 延伸指令集方式支援 GNFI。

记忆体阶层部分,2 个 AGU 单一週期支援 2 个载入、或是 2 个储存、或是 1 个载入加上 1 个储存,而单一週期能够从 L1 资料快取(32KB、8-way)分别载入 16Byte 至整数与浮点。储存至 L1 资料快取时,浮点部分仍保持 16Byte,整数部分则为 8Byte。L1 指令快取、L1 资料快取之间,共同分享 L2 TLB 1024 个条目。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Tremont 微架构具备双载入/储存管线,资料载入延迟为 3 个时脉週期,L1 无论是指令或是资料快取,均共用 L2 TLB 1024 个条目。

Tremont 基本上以 4 个实体核心为 1 个设计单位,但实际应用时可依需求删减,L2 快取容量则需单位内的 1~4 个实体核心共同分享,可配置容量为 1.5MB~4.5MB,关联性也可以调整为 12-way~18-way。Intel 为 Tremont IP 化做好準备,能够再往下支援末级快取 last level cache(inclusive 或是 non-inclusive)。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Tremont L2 快取最高每 4 核心支援 4.5MB、18-way,并能够 IP 化与其它 Intel 设计整合,因而支援末级快取 last level cache 或是 Resource Director Technology。

安全性方面取得 2 大功能改善,一为可信赖执行技术 TXT(Trusted Execution Technology)和 Boot Guard,一为全记忆体加密 Total Memory Encryption。另外 Tremont 预计整合进入 5G 边缘网路产品之内,因而新增加速器介面指令支援性。多年前于大核心 Skylake 微架构导入的 Speed Shift 技术,藉由硬体直接分析目前工作状态调整 P-state,如今也导入 Tremont,比作业系统控制反应更快。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ 因应 Intel 的 Tremont 市场规划,加入多种指令与技术支援。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Tremont 对比前一代 Goldmont Plus,相同频率的效能增长平均可达 30%,也就是 Tremont IPC 效能为 Goldmont Plus 的 1.3 倍。

目前已知代号 Lakefield SoC 处理器将同时吸纳 Sunny Cove 和 Tremont 微架构,Tremont 也将投身 5G 网路系统单晶片,Intel 也预告 Tremont 将会有更多种不同的应用,但目前保持神祕态势无法公开。

Intel x86 省电小核心处理器 Tremont 微架构 ▲ Lakefield SoC 处理器所包含的 2 种微架构,Sunny Cove 在相对效能 70% 以上具有优势,Tremont 则在相对效能 60% 以下更为省电。

延伸阅读

Intel 架构日,Sunny Cove、Tremont、Gen11 GT2、Xe、Foveros 一次看懂

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